Aldec Active-HDL 12 中文版v12.0.118.7745

Aldec Active-HDL 12是一个专业的FPGA设计仿真平台，支持所有领先的C/HDL合成和实现工具，并且兼容业界标准，如IEEE、ISO、IEC及其它标准等它都支持。可以给用户带来全面的设计覆盖率。同时它还具备排错工具，能支援Soft或Hard IP Core元件。最新版本中增加了对开源VHDL验证方法、还增强了SystemVerilog和对未解析的用户定义的网络类型的初步支持。更多强大的功能用户可以自己下载体验。本次带来的是中文破解版，下方有着详细的安装破解教程。

软件功能

1、Aldec, Inc.是FPGA和ASIC设计的混合HDL语言仿真和硬件辅助验证的先驱，已增强以支持VHDL-2019 (IEEE 1076-2019)中的新特性。这些特性简化了语言，解除了早期版本中存在的某些限制，并引入了新的应用程序编程接口(api)。

2、还增强了SystemVerilog，包括对实例的多维数组的初步支持，对未解析的用户定义的网络类型的初步支持，以及对惟一约束的初步支持。

3、最新版本中也出现了一些对SystemVerilog的非标准扩展。这包括允许由连续赋值驱动可变类型的时钟块输出，允许使用foreach循环遍历子数组的元素，以及将带modport的虚拟接口赋值给不带modport的虚拟接口。

4、是为开发VHDL、Verilog/SystemVerilog、EDIF和SystemC设计而设计的集成环境。它包含的几个设计输入工具,高密度脂蛋白/ SystemC编译器单一仿真内核,几个标准和先进的调试工具,图形和文本仿真输出的观众,和许多辅助工具设计设计,便于管理、资源文件,和库以及内置的接口,允许运行模拟、合成、或实现本地或远程计算机,控制源文件的修订,或者与提供仿真模型的第三方工具通信。

5、提供了一组强大的向导，可以方便地创建新的工作空间、设计或设计资源，包括VHDL、Verilog、SystemC源文件、块或状态图、test长凳等。

6、从图形用户界面执行的大多数操作也可以通过软件宏语言的命令调用。通过编写自己的宏，可以显著改进测试和自动化设计处理。软件还为Perl和Tcl/Tk提供脚本引擎。通过创建用户定义的脚本，您可以通过添加额外的窗口、扩展宏语言以及提供外部工具和软件产品的接口来增强Active-HDL 12设计环境。